Chiến lược thiết kế phân tích tính toàn vẹn tín hiệu trong bus DDR3 trong các hệ thống nhúng tốc độ cao
141 lượt xemDOI:
https://doi.org/10.54939/1859-1043.j.mst.CAPITI.2024.75-81Từ khóa:
Toàn vẹn tín hiệu; PCB; DDR3; Trở kháng đường mạch.Tóm tắt
Hệ thống nhúng hiện đại phức tạp sử dụng bộ xử lý (CPU) đa lõi hướng tới thiết kế tích hợp nhỏ gọn trong một bảng mạch in (PCB) duy nhất. Một trong những thách thức lớn nhất của thiết kế là đáp ứng Tính toàn vẹn tín hiệu cho bus bộ nhớ truy cập ngẫu nhiên thế hệ 3 (DDR3) tốc độ cao. Chiến lược điển hình để giải quyết thách thức này là mô phỏng trên máy tính nhưng đây không phải lúc nào cũng là giải pháp hiệu quả vì có một khoảng cách giữa phần mềm mô phỏng và PCB thực tế. Khoảng cách này có liên quan đến những thay đổi cục bộ về mật độ đồng trong PCB và đặc tính của các vật liệu không đồng nhất trong PCB có thể dẫn đến sự khác biệt về trở kháng trên PCB thực. Mục đích của nghiên cứu là trình bày phương pháp phân tích để thiết kế giao diện bộ nhớ DDR3 trong các hệ thống nhúng tốc độ cao, liên quan đến Tính toàn vẹn tín hiệu và tác động của mật độ đồng đến trở kháng đường mạch PCB để vượt qua những thách thức này. Hơn nữa, phương pháp thiết kế được trình bày cũng được áp dụng cho DDR thế hệ tiếp theo cũng như các kiểu CPU khác.
Tài liệu tham khảo
[1]. W. Feng, L. Kai, and G. Ze, “Investigation of DDR T-Topology Port Resistance,” in 2020 IEEE 9th Joint International Information Technology and Artificial Intelligence Conference (ITAIC), Chongqing, China: IEEE, pp. 98–108, (2020). doi: 10.1109/ITAIC49862.2020.9338836. DOI: https://doi.org/10.1109/ITAIC49862.2020.9338836
[2]. Feng Wu, “The signal integrity simulation in the mobile phone design,” in 2010 Asia-Pacific International Symposium on Electromagnetic Compatibility, Beijing, China: IEEE, pp. 52–55, (2010). doi: 10.1109/APEMC.2010.5475493. DOI: https://doi.org/10.1109/APEMC.2010.5475493
[3]. N. Bhagwath et al., “SI analysis of DDR bus during read/write operation transitions,” in 2017 IEEE 21st Workshop on Signal and Power Integrity (SPI), Lake Maggiore, Italy: IEEE, pp. 1–4, (2017). doi: 10.1109/SaPIW.2017.7944018.. DOI: https://doi.org/10.1109/SaPIW.2017.7944018
[4]. S. S. George, S. Sivanantham, S. Pawar, and R. Vikram, “Signal Integrity and Power Integrity Challenges in Embedded Computing Boards,” in 2018 15th International Conference on ElectroMagnetic Interference & Compatibility (INCEMIC), Bengaluru (Bangalore), India: IEEE, pp. 1–4, (2018). doi: 10.1109/INCEMIC.2018.8704606. DOI: https://doi.org/10.1109/INCEMIC.2018.8704606
[5]. K. X. Cai, S. Y. Ji, M. Dakroub and R. Chakraborty, “Signaling margin oriented LPDDR PDN design with SIPI synthesis methodology,” 2016 IEEE International Symposium on Electromagnetic Compatibility (EMC), Ottawa, ON, Canada, pp. 50-53, (2016), doi: 10.1109/ISEMC.2016.7571602. DOI: https://doi.org/10.1109/ISEMC.2016.7571602
[6]. J. Chandrasekhar and Y. Shim, “Noise transfer from receiver to transmitter circuits of tranceivers through power supply network(PDN),” in 2014 IEEE International Symposium on Electromagnetic Compatibility (EMC), Raleigh, NC, USA: IEEE, pp. 485–490, (2014). doi: 10.1109/ISEMC.2014.6899021. DOI: https://doi.org/10.1109/ISEMC.2014.6899021
[7]. C.-K. Chan et al., “Signal/Power Integrity Co-Simulation of DDR3 Memory Module,” in 2018 IEEE International Conference on Computational Electromagnetics (ICCEM), Chengdu: IEEE, pp. 1–3, (2018). doi: 10.1109/COMPEM.2018.8496538. DOI: https://doi.org/10.1109/COMPEM.2018.8496538
[8]. P. J. Pupalaikis, S-Parameters for Signal Integrity, 1st ed. Cambridge University Press, (2020). doi: 10.1017/9781108784863. DOI: https://doi.org/10.1017/9781108784863
[9]. G. A. Brist, J. Krieger, and D. Willis, “PCB Trace Impedance: Impact of Localized PCB Copper Density”. pp. 1–9, Intel Corp, (2012).
[10]. JEDEC Standard, JESD79-3F, (2010), www.jedec.org
